作者：葛立伟

　　作为芯片设计师，Kaushik Sheth和Egino Sarto一直在努力使硅片适合高性价比的封装。现在，他们正试图说服其它芯片设计师采用“有封装意识的”IC设计流程。 

　　由Sheth和Sarto合伙创建的Rio设计自动化公司近发布了一款新软件，可以帮助芯片设计师优化I/O、凸块(bump)和管脚的布局，“综合”不同裸片上I/O引脚之间的互连。这款高度自动化的软件可以缩短数周的设计时间，并能有效减小裸片尺寸和封装成本，Rio公司表示。

　　自动化工具简化I/O封装接口。

　　Rio公司引发的更大问题在于，芯片设计师是否应该以及需要在多大程度上介入封装问题。Rio公司的软件不要求设计师成为封装工程师，但它能在版图设计之前、期间和之后提供"what-if"的封装分析功能。“芯片设计和封装设计一直是两大独立的阵营。”Rio公司首席执行官Sheth说，“需要将它们融合到一个引擎中，以便进行正确的优化，并真正解决问题。”

　　Rio公司的这一远见得到了业界的强烈支持。竞争的EDA公司Cadence和Magma以及两家的EDA投资机构Atiq Raza和Andy Bechtolsheim都对Rio公司进行了投资。

　　在与Rio公司有OEM合作关系的Magma公司，一位客户通过在Magma流程中使用Rio软件将裸片尺寸减少了20%，Magma公司设计实现业务部总监Sameer Patel指出。

　 “随着芯片上I/O数量的不断增加，设计师需要某种方案来帮助他们评估适合他们设计的封装形式以及的I/O位置，从而实现小的裸片尺寸和较低的封装成本。”Patel说。虽然实际运行综合或版图的工程师也许不关心封装，但设计团队中总有人要关心封装，并需要what-if分析工具。

　 “芯片设计师不必成为封装设计师，但设计本身必须考虑封装因素。”无晶圆厂半导体公司InSilica副主席、Rio公司顾问Anant Agrawal表示。90nm以下芯片的高速串行I/O越来越多，因此很容易产生高端CPU芯片多年来一直面对的各种封装问题。

　　不过，Gartner Dataquest公司首席分析师Daya Nadamuni表示，现在还不清楚究竟有多少设计师需要Rio的解决方案，以及他们是否能够从代工厂获得他们需要的模型。工作频率达到500MHz以上的芯片、堆叠裸片或倒装芯片的设计尤其需要具有封装意识，她说。

　　人们认识到IC/封装“协同设计”的需求已经有一段时间了。其中一个原因就是高引脚数量IC的出现。当芯片引脚达到1000个以上时，很难用手工方法将它们正确放置在能够小化裸片尺寸和封装成本的位置。

　　更糟的是，信号完整性问题和功耗问题很容易漫延到整个芯片、封装和电路板，有时甚至会导致系统故障。好的解决方案要求从整个系统的角度考虑问题。例如，在封装引脚阶段优化驱动器输出比在硅片焊盘上优化好。

　　虽然组装公司Amkor的应用工程副总裁Nozad Karim与Rio没有什么来往，但也一直在提倡有封装意识的IC设计。“芯片电压在上升，电流密度在下降，因此需要进一步优化电源栅格结构，使设计裸片的工程师在获得正确阻抗的同时能够获得足够的电流。”他说，“如果不这样，电压将会发生波动。”

　　如果芯片设计师没能做到正确的I/O分布，那么很难在封装级解决上述问题，Karim表示。这将意味着噪声增加的风险非常大。设计师不需要对I/O信号进行布线，Karim说道，“只需要将它们以合适的I/O地和电分组，确保它们在开关时有正确的返回路径，并尽量减少开关噪声。”

　　芯片设计师需要研究封装概念，并作出适当权衡，Cadence公司产品行销部总监Keith Felton表示。“看上去是好的模块底层规划和可接受的I/O焊盘环可能会彻底影响封装设计师的成功，”他说，“能够在芯片底层规划期间快速评估封装可布线能力是非常有必要的。”

　　如今有大量工具能够满足IC封装设计要求。近包括Cadence在内已有好几家供应商推出可实现IC/封装“协同设计”的工具套件。不过，目前为止这些工具似乎仍局限于协同仿真。Rio软件的不同之处在于它着重于设计过程中的底层规划、I/O布局以及I/O与凸块的连接。因此，Rio宣称它的工具是对现有全部EDA解决方案的完美补充。

　　另外，一种新的思考方式隐含在具有封装意识的设计中。例如对于芯片设计师来说，“互连”是将芯片上两个单元连接起来的一种方式。但Sheth认为，信号终是从触发器到焊盘，再到I/O缓冲器和凸块，然后进入封装并走到印刷电路板上。“这就是全部的互连问题，我们需要逐个加以解决。”他表示。

　　Sheth作为芯片设计师已经有二十多年了。他曾在数字设备公司、Vitesse、Silicon Graphics、C-Cube和Tensilica等公司任过工程师职务。“在SGI和Tensilica公司，我们做了非常大规模的芯片设计。”他说，“工程师们都面临如何将所有I/O、焊盘和凸块集成在一起的问题。”Rio公司合伙创始人兼CTO的Sarto则在新创企业Sanera Systems公司遇到了自身的问题。他有三个大规模芯片设计，在将I/O环和焊盘环一起集成到高性价比封装中时遇到了困难。他试着寻求EDA解决方案，但没有结果。

　　Sheth和Sarto在2003年创建了Rio公司，计划在今年1月份推出产品。该产品将解决包括线邦定、倒装芯片和堆叠裸片在内的各种封装问题。它的三个早期客户都是无晶圆厂设计公司，他们在获得封装模型方面不存在任何问题，Sheth透露道。

　　虽然Rio公司没有详细说明即将推出的工具，但据Sheth透露，该工具会提供一个快速的信号完整性分析引擎，可以帮助设计师实施早期评估。它可以根据物理和电气约束条件提供凸块和球点的分配，方便设计师为信号建立噪声余量。该工具还将提供电源平面规划和频率分析功能。

　　除了分配I/O外，该工具还可以帮助设计师为再分布层布线，I/O是在此层连接到凸块的。另外，该工具还可以利用出路布线(escape routing)决定凸块如何“转出(escape)”到封装层上。但它不会做完整的封装设计，那是封装工程师利用象Cadence的APD(Advanced Package Designer)这样的工具所做的事情。

　　Sheth指出，这种技术可以在IC设计周期中的三个时间段上使用：在RTL编码期间获得对I/O布局的早期估计；在布局和布线期间；在布局和布线后进行终的I/O规划。

　　但芯片设计师愿意负担额外的责任吗？

　 “真正感受到痛苦的人将张开双臂拥抱我们。”Sheth说，“而那些拥有自己脚本和文件的人可能会有些抵触，他们需要等到工具得到充分验证后才会接受我们的观点。”